HDL Coder

Génération de code Verilog et VHDL pour les designs FPGA et ASIC

HDL Coder™ génère du code Verilog® et VHDL® synthétisable et portable à partir des fonctions MATLAB®, des modèles Simulink® et des diagrammes Stateflow®. Le code HDL généré peut être utilisé pour la programmation FPGA ou le prototypage et la conception ASIC.

HDL Coder fournit l’assistant graphique HDL Workflow Advisor qui automatise la programmation des FPGA Xilinx® et Altera®. Vous pouvez contrôler l’architecture HDL et son implémentation, mettre en évidence les chemins critiques et générer des estimations de l’utilisation des ressources matérielles. HDL Coder offre la traçabilité entre votre modèle Simulink et le code Verilog et VHDL généré, permettant la vérification de code pour des applications critiques devant respecter la norme DO-254 et autres standards.

Simulink R2013b et Zynq : un flot complet de codesign C/HDL

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