HDL Coder

Génération du code HDL

HDL Coder permet de générer un code HDL synthétisable pour les implémentations sur FPGA et ASIC en seulement quelques étapes :

  • Modélisation de votre design à l’aide d‘une combinaison de code MATLAB, de blocs Simulink et de diagrammes Stateflow.
  • Optimisation des modèles pour satisfaire les objectifs de surface/vitesse.
  • Génération de code HDL à l’aide du HDL Workflow Advisor intégré pour MATLAB et Simulink.
  • Vérification du code généré à l’aide de HDL Verifier™

Génération de Code HDL à partir de MATLAB

Dans HDL Coder, l’interface HDL Workflow Advisor convertit automatiquement le code MATLAB virgule flottante en virgule fixe et génère le code VHDL et Verilog synthétisable. Cela vous permet de modéliser votre algorithme avec un haut niveau d’abstraction à l’aide des constructions MATLAB et des System objects, tout en fournissant la possibilité de générer un code HDL optimisé pour l’implémentation matérielle. HDL Coder dispose d’une bibliothèque d’éléments logiques prêts à l’emploi, comme des compteurs et des timers, écrits en code MATLAB.

Génération de code HDL à partir de Simulink

L’assistant HDL Workflow Advisor génère un code VHDL et Verilog à partir de Simulink et de Stateflow. Grâce à Simulink, vous pouvez modéliser votre algorithme à l’aide d’une bibliothèque de plus de 2 00 blocs, dont les diagrammes Stateflow. Cette bibliothèque offre des fonctions complexes, comme le décodeur de Viterbi, la FFT, les filtres CIC et FIR pour modéliser les systèmes de traitement du signal et de communication, et générer du code HDL.

HDL Coder Workflow Advisor for Simulink.
L’assistant HDL Workflow Advisor de HDL Coder pour Simulink. Vous pouvez générer du code HDL afin de programmer des FPGA Xilinx et Altera en établissant une connexion directe à Xilinx ISE et Altera Quartus II.
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Simulink R2013b et Zynq : un flot complet de codesign C/HDL

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