HDL Coder

Automatisation du design FPGA

L’assistant HDL Workflow Advisor dans HDL Coder automatise le processus d’implémentation des algorithmes MATLAB et des modèles Simulink dans les FPGA Xilinx et Altera. HDL Workflow Advisor intègre toutes les étapes du processus de design FPGA :

  • Vérification du modèle Simulink pour la compatibilité avec la génération de code HDL
  • Génération de code HDL, d’un test bench HDL et d’un modèle de cosimulation
  • Synthèse et analyse du timing via l’intégration avec Xilinx ISE et Altera Quartus II
  • Estimation des ressources employées dans le design
  • Rétro-annotation du modèle Simulink avec le timing du chemin critique
Back annotating a Simulink model with critical path timing.
Rétro-annotation d’un modèle Simulink avec le timing du chemin critique. L’assistant HDL Workflow Advisor met en évidence le timing du chemin critique dans Simulink pour aider à identifier les goulots d’étranglement et améliorer les performances du design.

Vous pouvez visualiser un rapport de timing post-synthèse et rétro-annoter le modèle Simulink pour identifier les goulots d’étranglements en terme de contrainte de timing. Cette intégration aux outils de synthèse permet des itérations de design rapides et réduit significativement la durée du cycle de design FPGA.

Point suivant: Vérification du code HDL

Simulink R2013b et Zynq : un flot complet de codesign C/HDL

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