HDL Coder

Vérification du code HDL

HDL Coder génère des test benches VHDL et Verilog pour une vérification rapide du code HDL généré. Vous pouvez personnaliser un test bench HDL à l’aide de plusieurs options qui appliquent des stimuli au code HDL. De plus, vous pouvez générer des fichiers script pour automatiser le processus de compilation et de simulation de votre code dans les simulateurs HDL.

HDL Coder fonctionne avec HDL Verifier pour générer deux types de modèles de cosimulation :

  • Le modèle de cosimulation HDL pour la cosimulation du code HDL entre Simulink et un simulateur HDL, comme Cadence Incisive ou Mentor Graphics ModelSim et Questa
  • Le modèle de cosimulation FPGA-In-the-Loop (FIL) pour vérifier votre design avec Simulink et une carte FPGA
Automatically generated FGPA-in-the-loop (FIL) model for video sharpening.
Modèle FPGA-In-the-Loop (FIL) généré automatiquement pour un algorithme vidéo d’amélioration de la définition. La simulation FIL permet une exploration du design sur votre équipement matériel.
Point suivant: Documentation et traçabilité du code HDL

Simulink R2013b et Zynq : un flot complet de codesign C/HDL

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