Simulink Design Verifier

Principales fonctionnalités

  • Moteurs d’analyse formelle Polyspace® et Prover Plug-In®
  • Détection de logique morte, dépassement entier et virgule fixe, division par zéro et violation de propriétés de conception
  • Blocs et fonctions pour la modélisation des spécifications fonctionnelles et sécuritaires
  • Génération de vecteur de test à partir de spécifications fonctionnelles et d’objectifs de couverture du modèle, y compris la couverture de condition, de décision et de condition/décision modifiée (MC/DC)
  • Preuves de propriétés, avec génération d’exemples de violation pour l’analyse et le débogage
  • Prise en charge des modèles en virgule fixe et flottante

Simulink Design Verifier vous permet d’effectuer une analyse du modèle dans l’environnement Simulink®. Il permet de vérifier vos conceptions et de valider les spécifications en amont sans devoir générer de code. Ainsi, vous pouvez vérifier et valider tout au long du processus de conception. L’analyse de modèle avec Simulink Design Verifier complète la simulation en vous permettant d’utiliser les résultats de simulation comme entrées pour l’analyse avec les méthodes formelles.

Simulink Design Verifier prend en charge le sous-ensemble à temps discret de Simulink et Stateflow® généralement utilisé dans des conceptions au contrôle embarqué.

Design error detection in a model using Simulink Design Verifier.
Détection des erreurs de conception dans un modèle à l’aide de Simulink Design Verifier. Le bloc mis en surbrillance en rouge possède une erreur de conception. Le sous-système en vert est manifestement exempt d’erreurs.
Point suivant: Méthodes formelles dans Model-Based Design

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