Simulink Design Verifier

Analyse de la couverture du modèle

Simulink Design Verifier analyse les algorithmes et la logique dans vos modèles Simulink et Stateflow pour générer des cas de test et des paramètres requis par les normes de l’industrie pour le développement de systèmes haute intégrité. La génération de test pour les critères de la couverture structurelle inclut la couverture de condition, de décision et de condition/décision modifiée (MC/DC).

Génération de test

La génération de test pour la couverture de modèle augmente les tests basés sur les spécifications créés manuellement ou collectés lors de la simulation du système terminé. Selon cette approche, Simulink Design Verifier extrait les informations de couverture du modèle et génère des vecteurs de test supplémentaires, conformes à tous les objectifs de couverture non satisfaits pendant les tests basés sur les spécifications.

Visual display of a generated test vector that activates previously untested functionality.

Affichage visuel d’un vecteur de test généré activant une fonctionnalité précédemment non testée.

Vous pouvez utiliser ces vecteurs de test afin de mieux comprendre les spécifications manquantes et de créer un logiciel de test plus complet. Pour simplifier les tests de modèles possédant un grand nombre d’importations et d’exportations, Simulink Design Verifier contrôle les signaux inutilisés et les supprime automatiquement du logiciel de test.

Tous les vecteurs de test générés sont capturés en tant que structure MATLAB pouvant être utilisée directement comme entrée pour l’exécution du test en simulation, SIL ou PIL. Les données de test collectées peuvent également servir à générer un modèle de logiciel de test.

Validation des vecteurs de test générés

Pour valider les vecteurs de test générés conformes aux critères de couverture structurelle, vous pouvez utiliser le Model Coverage Tool fourni dans Simulink Verification and Validation. Il surveille la simulation et évalue si les objectifs signalés pendant l’analyse formelle ont été atteints. Outre les objectifs de couverture pour la couverture de condition, de décision et de condition/décision modifiée (MC/DC), Model Coverage Tool signale aussi la couverture des objectifs de test, objectifs de preuve, hypothèses, contraintes, tables de recherche et plages de signaux enregistrés pendant la simulation.

Simulink Design Verifier est certifié TÜV SÜD pour une utilisation dans le cadre de processus de développement devant se conformer aux normes ISO 26262, IEC 61508 ou EN 50128.

Analyse de la couverture de test sur le code généré

Simulink Design Verifier offre des fonctions d’automatisation de test applicables à l’exécution de cas de test générés par rapport au code dans SIL et PIL. Les fonctions de vérification de code dans Simulink Design Verifier requièrent Embedded Coder™. Pendant l’exécution du test, vous pouvez intégrer les outils de couverture de code disponibles dans Embedded Coder afin de collecter la couverture de code.

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