Simulink Design Verifier

Identification des erreurs de conception, génération de cas de test et vérification de la conformité des conceptions aux spécifications

Simulink Design Verifier™ utilise des méthodes formelles afin de détecter dans des modèles des erreurs de conception difficiles à repérer sans nécessiter de tests étendus ou de simulations. Les erreurs de conception détectées incluent la logique morte, le dépassement d’entier, la division par zéro et les violations des propriétés de conception et des assertions.

Simulink Design Verifier met en évidence dans le modèle les blocs contenant ces erreurs et les blocs qui en sont exempts. Pour chaque bloc avec erreur, il calcule les limites de la plage de signaux et génère un vecteur de test qui reproduit l’erreur dans un environnement de simulation.

Les vecteurs de test générés fournissent des entrées de simulation qui exercent la fonctionnalité capturée dans la structure du modèle et indiquée par les objectifs de test. Les vecteurs de test, associés aux propriétés de conception et aux objectifs de test, peuvent être utilisés pour vérifier l’exécution du code dans les configurations de test Software-In-the-Loop (SIL) et Processor-In-the-Loop (PIL).

En savoir plus sur la vérification, la validation et les tests dans Model-Based Design et sur la prise en charge des normes dans les applications automobile, aérospatiale et d’automatisation industrielle.

Développez des tests pour des modèles Simulink et du code embarqué

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